在 4G 演进以及提供更快、更可靠数据接入的迫切需求方面对 DBSA 进行分析，便引出了另外一个问题。随着正向链接和反向链接数据速率的增长，以及越来越多的网络用户转向高带宽应用(如：电视点播等)，REC 和 RE 之间的串行数据速率也相应增长。REC 和 RE之间的串行数据速率 (SDR) 计算可以使用方程式1：

　　对于一个八天线波束形成 LTE 系统来说，方程式 3 的 SDR 会增加一倍，达到 9.8Gbps。因此，I-Q 采样宽度、信道带宽或者天线载波数的增加，都会直接带来 REC 和 RE 之间串行数据速率的增长。对于那些制造设备的网络设备厂商而言，使用 LTE 演进必须将串行数据速率从普通的 *.4Mbps 速率提高至 9.8Gbps 或12.2Gbps，认识到这一点非常重要。DBSA的高 SDR 在光缆的两端都要求更高性能的 SerDes，旨在获得稳健的时钟数据恢复，并符合 CPRI 或 OBSAI 标准的抖动规范。为了深入挖掘 4G 的 SerDes 和数据处理期望值，让我们对 CPRI/OBSAI 的协议栈进行分析。

　　图3a显示了 CPRI 协议层栈。一般而言，物理层由固定功能组成，其在多个协议中都很常见。CPRI/OBSAI 协议层的固定功能物理层部分实施为一个硬宏，以满足苛刻的时序收敛要求。但是，逻辑层往往具有更高的可定制性。逻辑层升级是为了紧跟新标准演进，以及满足网络设备厂商想通过专有功能创造其自有增值特性的愿望。FPGA 一般会在实施 CPRI/OBSAI 接口的逻辑层部分，提供理想的灵活性。可以对 FPGA 的逻辑元件编程，以支持自定义逻辑层。

　　随着网络设备厂商转向 4G 部署，他们将要面对的状况是，他们不仅仅要求实现逻辑层所需的相同灵活性，而且要求能够满足高 SDR 所需的高 SerDes 性能。网络设备厂商们可选择购买一款带有集成SerDes的 FPGA，或者购买一个 FPGA 和分立的 SerDes， 然后将它们连接起来，如图 3b 所示。

　　选择分立 SerDes-FPGA还是集成 SerDes-FPGA方案的决定性因素可能包括：两者成本对比;两者性能对比;对特殊 FPGA平台的熟悉程度;集成方案的面积节省。

　　图 4 显示了一个实例，其中一个 2G/3G/4G 基站或 REC 被连接到分别服务于三个部分的 RE。本例中的三个 CPRI 链路在*.4Mbps、3Gbps 和 9.8Gbps 线速率下获得配置，假设 9.8Gbps 是更新的 SDR，用以支持 4G。

　　情况 A：网络设备厂商使用分立 SerDes-FPGA方案，并已在FPGA 平台学习周期中投入了时间和资源。要在这种情况下支持 9.8Gbps，方法如下：厂商升级 SerDes，并继续使用相同的 FPGA 平台。这种方法的优点是可获得规模经济，因为图 4 所示的所有三个 RE 部分均可具有类似的 FPGA，并且仍工作在不同的SDR 下。利用这种方法，厂商不必改变 FPGA 平台，也不必经历一个学习周期。

　　情况 B：网络设备厂商正使用一种低成本的低端 FPGA，其集成了 SerDes 功能。要在这种情况下支持 9.8Gbps，厂商有三种选项：1)转向一家不同厂商生产的 9.8Gbps 高端 FPGA(集成 SerDes)。该方法的缺点是成本更高，同时厂商必须经历新 FPGA 平台的学习周期。2)转向具有价格竞争优势的相同厂商生产的 9.8Gbps FPGA(集成 SerDes)。缺点：性能问题。3)从相同厂商那里购买一种不带 SerDes 的 FPGA，从而将系统划分为 FPGA +分立 SerDes。优点：通过转向使用一种不带 Serdes 的 FPGA 节省了成本;继续使用熟悉的 FPGA 平台，如图4中实例所示;可划分为具有分立 SerDes 三个 RE 部分，同时通过使用相同的 FPGA 推动了规模经济。缺点：分立 Serdes 和 FPGA 解决方案可能需要更多的 PCB 面积。

　　情况 C：网络设备厂商正使用一种集成 Serdes 的高端 FPGA。要在这种情况下支持 9.8Gbps，厂商有三种选项：1)转向由相同厂商生产且支持 9.8Gbps 的FPGA(集成 SerDes)。缺点：厂商可能必须为 9.8Gbps SerDes 的 FPGA 支付非常高的费用。2)转向不同厂商生产的低端 FPGA(集成 SerDes)，但要支持 9.8Gbps。缺点：学习周期、性能问题且缺少降低成本的规模经济。3)通过从同一家厂商那里购买没有 Serdes 的 FPGA，将系统划分为 FPGA +分立 SerDes。优点：与“情况 B”相似。

　　在诸如 9.8Gbps 或 12Gbps 等高 SDR条件下，满足稳健的时钟数据恢复、抖动容限、信号调理和信号完整性要求会带来诸多设计挑战，对分立 SerDes 设计是这样，更不用说是集成 SerDes 的 FPGA 设计了，其敏感模拟电路与数字逻辑元件模块的噪声隔离会带来更大的挑战。有时，为了达到规定性能，集成 SerDes 的 FPGA 会要求高成本的电源滤波以及压控晶振与低成本晶振的使用问题。这些要求都增加了实施的成本。总之，在 FPGA 中集成 Serdes 会增加一定的成本，同时由于高 SDR 的集成挑战增加，因此该成本可能会升高。这就是为什么即使在 3Gbps 数据速率或者更低数据速率情况下，分立 SerDes-FPGA也比集成 SerDes-FPGA方案具有更高成本效益的主要原因之一。

　　本文小结

　　随着网络设备厂商纷纷投入4G 网络建设，分布式基站构架部署中对于射频设备控制和射频设备之间高串行数据速率的需求将出现前所未有的增长。这种增长需求要求在光缆两端都具备更高的 Serdes 性能。网络设备厂商通过划分其系统，在进行逻辑层处理时，就可以使用相同的、熟悉的 FPGA 平台。采用分立 SerDes-FPGA方案，只需升级 Serdes 部分。这种划分可提供了所要求的性能，并缩短了新 FPGA 平台的学习周期，同时还有助于推动规模经济，从而终为厂商节省成本。